DSP Architektur

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Kann mir jemand zeigen, wie die Rechenwerke eines DSP aufgebaut sind,  


DoDi

Re: DSP Architektur
Am Dienstag, 10. September 2019 10:48:28 UTC+2 schrieb Hans-Peter Diettrich
:
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iplizierer.

Das stimmt nicht.




Re: DSP Architektur
Am Dienstag, 10. September 2019 11:28:23 UTC+2 schrieb wernertrp:
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ch:
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ltiplizierer.
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... aber wie viel mal stimmt nun ?

Re: DSP Architektur
Am 10.09.2019 um 10:48 schrieb Hans-Peter Diettrich:
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mal im Internet gesucht: https://github.com/openrisc/mor1kx
https://upcommons.upc.edu/bitstream/handle/2099.1/22632/Degree_thesis_Sergi_Caelles.pdf


mehr "Untertakte" aufbereitet wird (clock generation) und



Ich glaube nicht, dass sich Multiplikationen von 64Bit-Zahlen mit einer

Grundschule (Aufspalten in kleinere Multiplikationen und dann addieren,
es muss auch nicht alles Taktsyncron laufen).

Re: DSP Architektur
Am 12.09.2019 um 11:14 schrieb Stefan Engler:

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https://userpages.uni-koblenz.de/~unikorn/lehre/gdra/ss16/02%20Bin%84re%20Arithmetik%20 (VL08).pdf


Hier am Beispiel eines 32Bit-Multiplizierers.

Bei 64-Bit wird's nochmal heftiger. Mit dieser Methode packt man die  
64Bit Multiplikation dann in log2(64)=6 Takten. Wenn man das dann in  
einem Takt schaffen will, muss man das Ganze dann noch 6x bauen und in  
einer Pipeline organisieren.
Eventuell geht's etwas einfacher, wenn man das Design teilweise  






Re: DSP Architektur
Am 12.09.2019 um 13:39 schrieb Andreas Fecht:
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Das ist aber noch nicht alles. Meine Erfahrung mit 74181 Rechenwerken  


Beim parallelen Multiplizieren ist das Hauptproblem nicht die  

kommen bei 64x64 Bit bis zu 64 Additionen mit bis zu 64 Carry Ripples  
dazu, und die kosten alle Zeit.

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Ich sehe nicht, wie das mit nur 6x Hardware schneller werden soll? Wenn  



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DoDi

Re: DSP Architektur
Am 12.09.2019 um 11:14 schrieb Stefan Engler:
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Das ist durchaus denkbar, aber bei 64 Bit sehe ich da schon erhebliche  

die (externe) Taktfrequenz so weit reduziert, bis alle aufwendigen  



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feststellen kann, wann eine Operation abgeschlossen ist?

DoDi

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