Hvis jeg har en pla med 6 input og 11 output, ændrer den så hastighed alt efter hvor mange forbindelser der er i AND- og OR-planerne`?
Jeg lavede lige en simpel test med to definitioner. De skal læses som at første blok i en linie er bitmasken for det input der matcher og aktiverer det efterfølgende output. "1----- 1-1--------" betyder at hvis første input bit er on, så tændes første og tredje (regnet forfra) bit i output.
Det jeg undrer mig over er at min simulator siger at der bruges et forskelligt antal transitorer i de to setups. Jeg ville jo mene at der er samme antal, men nogle er uforbundne. Spørgsmålet er så om disse uforbundne transistorer hjælper med til at holde probagation delay i min PLA på en lavere værdi end hvis de alle er forbundne. Spørgsmålet er egentlig om der er nogen fidus i at lave en reduktion af min sandhedstabel, når det eneste reduktionen gør er at introducere flere "don't cares", hvilket jo ikke reelt sparer på noget når min pla jo alligevel har de gates internt. De er bare uforbundne.
Gavner en reduktion?
Her er de to eksempler som giver forskelligt transistorforbrug
sysPlanes1 = " 0----- 1---------- , " " --110- -1--------- , " " --10-0 -1--------- , " " ---011 -1--------- , " " 1----- --1-------- , " " -0-000 ---1------- , " " -0110- ---1------- , " " -01010 ---1------- , " " -00011 ---1------- , " " 1----0 ----1------ , " " 100001 -----1----- , " " --0100 ------1---- , " " --0101 -------1--- ";
sysPlanes2 = " 011111 1111111---- , " " --110- -1----11--- , " " --10-0 -1--------- , " " ---011 -1--11111-- , " " 1111-- --1-11111-- , " " -0-000 ---1-111--- , " " -0110- ---1-111--- , " " -01010 ---1-111--- , " " -00011 ---1-1111-- , " " 111--0 ----1------ , " " 100001 -111111111- , " " --0100 ------1---- , " " --0101 -------1--- ";