FPGA max CLK frekvens på design

Do you have a question? Post it now! No Registration Necessary

Translate This Thread From Danish to

Hej NG

Som skole projekt har vi designet en cpu og realiseret den på et fpga
udviklingskit( Spartan II xc2s200pq208 ). Vi vil gerne finde ud af hvilken
clockfrekvens cpu'en kan køre med.

I XiLinx WebPack (ver 5.2) kan vi i "post-place & route static timing
report" se at den kommer med en tid på ca 14nS= 74MHz som max frekvens. Vi
er nu i tvivl om det betyder at vi kan køre cpu'en ved denne frekvens eller
der er andet vi skal tage højde for.

Er der nogen der kan hjælpe her?

På forhånd tak.

Bjarke Jensen



Site Timeline