FPGA counters og bitwise compare

Do you have a question? Post it now! No Registration Necessary

Translate This Thread From Danish to

Threaded View
Hej

Jeg roder lidt med FPGA og der er lige en ting som jeg ikke er helr med på
http://www.fpga4fun.com/PongGame.html

denne linie kigger på 2 counter for at lave en boarder rundt om det aktive
billed

wire border = (CounterX[9:3]==0) || (CounterX[9:3]=79%) ||
(CounterY[8:3]==0) || (CounterY[8:3]=59%);

CounterX er en 9 bit counter, hvad mener man med 9:3 = 79?
Betyder det at man ignorerer bit 3, 2, 1 og ser om værdien på bit
9,8,7,6,5,4,3 = 79 ?


Hilsen Wiljan


Re: FPGA counters og bitwise compare
Quoted text here. Click to load it

ja :)

-Lasse

Re: FPGA counters og bitwise compare
Quoted text here. Click to load it

Verilog stinker :(



Re: FPGA counters og bitwise compare
Quoted text here. Click to load it

F8%hh hvorfor ?

-Lasse

Re: FPGA counters og bitwise compare
Quoted text here. Click to load it

Verilog er et effektivt sprog. VHDL er et akademisk korrekt sprog

Bo //

Re: FPGA counters og bitwise compare
Tak for feedback

Jeg er kommet lidt videre :-)

Wiljan

Re: FPGA counters og bitwise compare

Quoted text here. Click to load it

På lige dét her punkt stinker VHDL nøjagtig lige så meget - evt meget
mere, pga alle de F¤%¤#"@#! typecasts du skal have gang i for at kunne
sammenligne en std_logic_vector med en integer/natural.


Kai
--
Kai Harrekilde-Petersen <khp(at)harrekilde(dot)dk>

Site Timeline