Hello All! В устройстве, чтобы не применять DSP для снятия и мультиплексирования потоков данных , устанавливается двухпортовая последовательная FIFO память , имеющая особенность : сигнал сброса должен быть n тактов, а кроме того , разрешение на считывание и запись должны синхронизироваться с каждым кадром. (память то последовательная) Как на мелкой логике организовать схему,которая ждет сигнала начала кадра, ставит разрешение на работу, а затем ни на что не реагирует :
-----______---------------------------------master reset _______________||_______________||_________начало цикла _________________--------------------------разрешение на запись и схема на чтение
-----______--------------------------------master reset _______________||_______________||_________прямоуголный импульс начала цикла
--------------------------_________________FIFO заполнено на 1/2 __________________________________---------можно считывать данные
Еще из особенностей, эта схема не должна требовать собственного ресета (если такое вообще возможно), т.к. сама ей по сути является. Как такое чудо сделать?
Vladimir